VFO/逓倍回路の実験

トランシーバーの心臓部分でもあるVFOはDDSを採用する予定で、貴田電子さんのKEM-DDS-VFO-MC50を用意してあります。マスタークロック50MHzのAD9834で動いておりますので、上限が約16MHzとなっております。しかし、IFを14MHzで設計しているので、50MHzの信号を送受信するためには、36MHzの局発が必要です。従って、16MHzまでしか出力できないDDSから36MHzを作るには、ミックスVFOにするかDDSの出力をそのまま逓倍しなければなりません。クロック150MHzのDDSも用意されていますが、買いなおすのも面倒なのでなんとか活用したいところです。

そこで、以前の実験では、DDSの原発を9MHzにしてダイオードダブラ×２で４逓倍する回路を実装しました。スペアナで信号純度を確認すると位相雑音がそれほど大きくなく胸をなでおろしたところでしたが、たかだか逓倍回路にやや大げさな気もします。先日、逓倍回路を調べていたところ、ICS512MLFTというPLL用の４逓倍ICを発見し、さっそくDigiKeyで注文してしまいました（お値段は349円、３日で届きました。早い！）。

先日品物が届きましたので、早速ICS512の４逓倍回路を実験しました。9MHzを36MHzに変換する回路です。どうやら入力インピーダンスが低いようなので、いつもの2N2222で軽く同調増幅した後にICS512に入力しています。50Ωで受けると、しっかりと４逓倍されています（当たり前か)。原発の9MHzがかなり抑圧されていて、結構高性能で便利な石ですね。前回のダイオードダブラの場合、FB801を２つ、FCZコイルも２つ使用していたので、実装面積が結構大きくコストも高いのに対し、本実験回路はコンパクトかつ低コストです。出力利得も結構あるようで、+8dBmの出力でした。

高帯域（スパン200MHz）のスペクトルは下写真の通り、原発の9MHzはほとんど見えません（40dBのATTを挿入）。左のマーカーが目的波である36MHzです。それより右に見える36MHzの高調波が結構強いですが、このへんはLPFでばっさりと削除できます。

狭帯域（スパン10kHz）で見ると（下写真）それほど汚くはないと思いますがいかがでしょうか（少なくともLCやPLLよりは）。

原発をウェーブ電子さんのDDSキットにすると、位相雑音が少し増えました。こちらは高クロックのAD9851BRSを使っていますが、微妙に違います（下写真）。